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求めている人材 【必須】※5年以上の経験 ・デジタルIC設計フロー（RTLからGDSIIまで、特にPnR）に関する深い知識と実務経験。 ・CadenceまたはSynopsysの主要なEDAベンダのディジタル設計ツール （Genus/Fusion Compiler、Innovus/IC Compiler II、Tempus/PrimeTimeなど）の使用経験。 【歓迎】 ・先端プロセスノード（例：16nm, 7nm, 5nm, 3nmなど）でのテープアウト経験またはPPA最適化経験。 ・スクリプト言語（例：Tcl, Python, Perl）を用いたEDAフロー自動化の経験。 ・EDAベンダとの協業経験・設計環境、フローに関する顧客サポート経験