北海道、研究開発、交通費支給の転職・求人情報

求めている人材 ✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧ ✬【応募条件1】 下記いずれかの経験を持つ方 - リソグラフィ工程の経験 - 露光装置技術 - マスク技術 - レジスト材料・プロセス技術 - 検査・計測 (メトロロジ) - 光学設計、 - OPC （近接効果補正） - プログラミングスキル ✬【応募条件2】 大卒以上の実務・研究経験者（3年以上） または大学院（博士課程）修了以上 ✬【語学レベル】 TOEIC600点以上もしくは同等語学力 JLPT：N3取得もしくは同等語学力 ✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧

求めている人材 ✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧ ✬【応募条件1】 以下いずれかの経験 ・システムレベルテスト運用経験 ・システムレベルテスト装置開発経験 ✬【応募条件2】 高専卒・大卒以上の 実務・研究等の経験（3年以上） または大学院（博士課程）修了以上 ✬【歓迎・語学スキル】 ・英語力（読み書き） ✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧

求めている人材 ✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧ 下記1〜4いずれかの経験がある方。 ✬【応募条件1】 半導体パッケージ設計開発経験 ・製品設計構想検討/レイアウト指示/設計検証 ・評価TEG検討/レイアウト指示/設計検証 ✬【応募条件2】 半導体パッケージのSI,PI解析経験 Cadence, Synopsys,SIEMENS, 図研, Ansys,Keysight等のツールを 使用したSI,PI解析経験 ✬【応募条件3】 半導体パッケージの熱・構造解析経験 Cadence, Synopsys,SIEMENS, 図研, Ansys,Keysight等のツールを使用した 熱・構造解析経験 ✬【応募条件4】 半導体パッケージ設計環境の 立ち上げおよび自動化検討経験 Cadence, Synopsys,SIEMENS, 図研, Ansys,Keysight等のツール立ち上げ、 評価、保守、EDAベンダ対応 ✬【歓迎・語学スキル】 ・TOEIC600点以上 or 同等英語力 ・JLPT N3 or 同等日本語力 ✬【歓迎条件・関連キーワード】 ・各種設計、解析業務の自動化検討経験 ・Python, C, tcl等でのスクリプト作成 ・AI/MLを用いた設計・解析業務の最適化 ✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧

求めている人材 ✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧ ✬【応募条件・専門性】 ESD素子プロセスデバイス開発 またはラッチアップ対策 及びTEG測定評価 ✬【応募条件・経験】 ESD素子のデバイス開発 またはラッチアップ対策経験 ✬【歓迎・語学スキル】 ・TOEIC600点以上or同等程度の英語力 ・JLPTでN3or同等程度の日本語力 ✬【歓迎条件・関連キーワード】 ・プロセス開発の経験 ・TEG測定評価とその解析の経験 ・TEG作成経験 ・プロセス側、設計環境側の 連携業務経験 ✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧

求めている人材 ✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧ ✬【応募条件・専門性】 下記に関する知識 OPC(Optical Proximity Correction) RET(Resolution Enhancement Technology) SMO(Source Mask Optimization) ILT (Inverse Lithography Technology ✬【応募条件・経験】 デザイン・デバイス・デザインルール パターニングへの理解と DTCO(Design Technology Co-Optimization)への貢献 プロセスアサンプションと製造に関する知識 先端プロセス向けのソースマスク最適化 SMO(Source Mask Optimization) モデル・OPC レシピ・RET全般の開発経験 ILT(Inverse Lithography Technology)開発経験 ターゲットの設計形状を実現するための OPCレシピ最適化の経験 エッチング テーブル、マスクバイアス等の 製造プロセスを理解する能力と それらに対応するモデリングの理解 OPCレシピを開発するための EDAツールへの理解と、複数言語 Python、svrf、.tclでのプログラミング経験 OPCレシピ改善のための工場との対話の経験 分散処理技術、ネットワークなどの インフラストラクチャに対する理解 ✬【語学】 TOEIC600以上もしくは同等程度 JLPT・N3取得済みもしくは同等程度 ✬【必要資格・ライセンス】 大卒以上の実務・研究等の経験者（3年以上） または大学院（博士課程）修了以上 ✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧

求めている人材 ✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧ ✬【応募条件1】 ESD素子プロセスデバイス開発 またはラッチアップ対策、 及びTEG測定評価 ✬【応募条件2】 ESD素子のデバイス開発 またはラッチアップ対策の経験者 ・プロセス開発の経験 ・TEG測定評価とその解析の経験 ・TEG作成経験 ・プロセス側、設計環境側と連携業務 ✬【応募条件2】 高専卒・大卒以上の 実務・研究等の経験（3年以上） または大学院（博士課程）修了以上 ✬【歓迎条件】 TOEIC600以上もしくは同等程度 JLPT・N3取得済みもしくは同等程度 ✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧

応募資格 ・デバイスエンジニアとしての経験、もしくは歩留まり改善エンジニアとしての業務経験（3～10年程度） ・半導体デバイス(CMOS)の詳細知識を持つ ・半導体測定機の操作やプログラム登録ができる ・データマイニングや報告書の作成ができる ・コミュニケーション力、リーダーシップ力がある ※定年60歳

応募資格 ・集束イオンビーム（FIB：Focused Ion Beam）を用いた、透過電子顕微鏡（TEM）および走査透過電子顕微鏡（STEM）観察用の薄片試料作成実務スキル ・技能レベル：膜厚80nmの薄片試料を再現性高く、問題なく作製できる技術力を有すること ※定年60歳

求めている人材 ✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧ ✬【応募条件1】 ・半導体材料関連の経験（目安5年以上） ✬【応募条件2】 以下いずれかの工程の材料に関する知見 - リソグラフィ - シリコンウェハー洗浄工程 - CMP工程 - エッチング工程 - 成膜工程 ✬【語学スキル】 ・TOEIC600点以上もしくは同等の英語力 ・JLPTでN3もしくは同等程度の日本語力 ✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧-✧